Laporan Akhir 1

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

1. Jurnal [Kembali]

2. Alat dan Bahan [Kembali]

• Alat

1. Panel DL 2203D 
2. Panel DL 2203C 
3. Panel DL 2203S 

        4. Jumper

• Bahan pada Proteus

        1. IC 74LS112 (JK filp flop)

Gambar IC 74LS112

        2. Power DC

Gambar Power DC

        3. Switch (SW-SPDT)

Gambar Switch

        4. Logicprobe atau LED

Gambar Logic Probe

• Pada Flip-Flop J-K Flip-Flop (74LS112)

    JK flip-flop digunakan sebagai komponen dasar suatu counter atau pencacah naik (up counter) ataupun pencacah turun (down counter). Counter (rangkaian logika sekuensial yang dibentuk dari flip-flop.

3. Rangkaian Simulasi [Kembali]

• Sebelum diruning

• Setelah diruning

4. Prinsip Kerja Rangkaian [Kembali]

    Pada percobaan 1, switch SPDT terhubung pada power, sehingga keluarannya 1, sedangkan IC 74LS112 pada kaki RS-nya merupakan aktif LOW. Sehingga utk keluarannya dipengaruhi oleh clock. Pada percobaan 1 ini merupakan counter asinkronus, ditandai dengan input clock pada flip-flopnya berasal dari keluaran output flip-flop sebelumnya. Pada counter ini keluarannya terlambat atau terdapat delay atau berubah saat kondisi fall time. Sehingga output masing-masing flip-flop yang digunakan akan bergulingan (berubah kondisi dan “0” ke “1”). Kaki MSB (output flip-flop terakhir dihubungkan ke kaki D pada decoder) dan kaki LSB (output flip-flop pertama dihubungkan ke kaki A pada decoder). Lalu, pada 7-segment bisa dilihat bahwa untuk keluarannya berurutan dari 0 ke 1, yang berarti counter up (menghitung ke atas).

5. Video Rangkaian [Kembali]

6. Analisa [Kembali]

1. Analisa output percobaan berdasarkan ic yang digunakan?

Jawab : 

        Pada percobaan yang telah dilakukan, percobaan rangkaian dan timing diagram output terhadap IC yang digunakan diperoleh perubahan output secara berkala yang berarti output yang diperoleh memiliki delay time pada setiap perubahan output. Karena output perubahan IC pertama bergantung pada clock, lalu IC kedua sampai ke empat outputnya bergantung pada output IC sebelumnya terhadap input clock nya, maka delay time pada perubahan output masing-masing IC diperoleh dari kelipatan fall time clock dari output sebelumnya. Maka berdasarkan percobaan dan timing diagram, output akan mengalami kenaikan pencacah nilai biner 4 bit yang mewakili 4 output IC counter Jk Flip Flop yaitu dari output jk plip-flop pertama mewakili bit pertama dalam biner 4 bit hingga Jk flip plop ke empat mewakili bit ke empat. Sehingga dari output IC percobaan di peroleh kenaikan dari 0000, 0001, hingga ke 1111 yang dimana kenaikan pencacahan angka output biner ini disebut counter up pada kenaikan dari bilangan ke nol (o) hingga Ke-15 (0-15).

2. Analisa sinyal output yang dikeluarkan JK flip flop kedua dan ketiga!

Jawab :

    Jadi pada rangkaian Counter Asyncronous yang disusun dengan JK flip flop ini, output yang dihasilkan itu akan berurutan , dimana cara kerjanya JK flip flop kedua menunggu inputan dari output pertamaa dan JK flip flop ketiga menunggu inputan dari output JK flip flop yang kedua.

7. Link Download [Kembali]

Link HTML klik disini 

Link Video klik disini 

Link datasheet 74LS112 klik disini

Link datasheet SPTD klik disini