Laporan Akhir 1

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

1. Jurnal [Kembali]

2. Alat dan Bahan [Kembali]

• Alat

1. Panel DL 2203D 
2. Panel DL 2203C 
3. Panel DL 2203S 

        4. Jumper

• Bahan pada Proteus

        1. IC 7408 (JK filp flop)

Gambar IC 74LS112

        2.  IC 7432

 Gambar IC 7432

        3. IC 7404

Gambar IC 7404

        4. Power DC

Gambar Power DC

        5. Switch (SW-SPDT)

Gambar Switch

        6. Logicprobe atau LED

Gambar Logic Probe

• Pada Flip-Flop

        1. J-K Flip-Flop (74LS112)

    JK flip-flop digunakan sebagai komponen dasar suatu counter atau pencacah naik (up counter) ataupun pencacah turun (down counter). Counter (rangkaian logika sekuensial yang dibentuk dari flip-flop.

        2. D Flip-flop (7474) 

        D Flip-Flop adalah salah satu Flip Flop yang dapat menyimpan data. Ini dapat digunakan digunakan untuk menyimpan data secara statis atau dinamis tergantung pada desain sirkuit.

3. Rangkaian Simulasi [Kembali]

• Sebelum diruning

• Setelah diruning

4. Prinsip Kerja Rangkaian [Kembali]

Pertama untuk J-K flip flop dan  D flip flop. Pada rangkaian yang ada, untuk kaki R dan S terhubung pada input B0 dan B1, yang mana keduanya divariasikan untuk tiga percobaan pertama. Dapat dilihat variasinya pada jurnal, begitu pula dengan outputnya. Untuk mengaktifkan R dan S pada flip flop adalah aktif LOW, sehingga aktif saat diberikan logika 0. Namun, jika diminta untuk berlogika 1(seperti pada jurnal untuk tabel no. 4-7, maka untuk set dan resetnya tidak aktif. Sehingga output Q dan Q not dipengaruhi oleh input J-K atau D pada flip flop. Pada kaki J terhubung B2 dan untuk K terhubung input B4. Pada B3 terhubung clock(untuk J-K flip-flop) yang berfungsi untuk mempengaruhi output yang berubah atau tidak. Untuk D flip flop,  B6 terhubung clock yang berfungsi untuk mempengaruhi output yang berubah atau tidak. Berdasarkan tabel kebenaran untuk J-K flip flop, jika J=1 K=0, maka output Q=1 dan Q not= 0. Hal ini sesuai dengan yang terjadi pada rangkaian.

5. Video Rangkaian [Kembali]

6. Analisa [Kembali]

1. Pada percobaan Kondisi 3, didapatkan nilai Q dan Q' pada J-K-flip flop maupun flip-flop bernilai 1 semuanya Kenapa didapatkan hasil demikian? Jelaskan dengan alasan yang benar

Jawab: 

Pada kondisi 3 percobaan 1 untuk J-K flip-flop dan D flip-flop dapat dilihat pada proteus kondisi nya aktif low yang mana prinsipnya Jika input 0 maka outputnya bernilai 1 atau rangraiannya aktif. dikarenakan pada percobaan input sama-sama 0 dilihat pada B1 dan Bo dan Set, resetnya bersifat aktif low maka outputnya 1 dan kondisi ini disebut kondisi terlarang.

2. Pada percobaan satu kondisi 1,2 dan 3 terdapat kondis! X Pada inputan B2, B3, B4, B5, B6. Apakah inputan ini akan mempengaruhi Output yang dihasilkan? Jika iya, Kenapa itu terjadi dan Jika tidak, Siapa sebenarnya yang mempengaruhi nilal outputnya dan Kenapa?

Jawab:

Tidak, untuk Kondisi x Pada B2, B3, B4, B5, B6 tidak mempengaruhi Output yang dihasilkan. Yang mempengaruhi nilai output yaitu B0 dan B1 Karena Bo terhubung ke kaki input R dan B1 terhubung Ke Kaki input S. untur J-K flip-flop R dan S bersifat aktif low yang mana Jika input bernilai 0 maka output 1/ aktif. Sedangkan untuk D flip-flop bersifat aktif high yang mana output nya berubah saat logika input 1. Input S dan R adalah input asinkron flip-flop.

7. Link Download [Kembali]

Link HTML klik disini
Link Rangkaian klik disini

Link Video klik disini

Link datasheet 7474 klik disini

Link datasheet 74LS112 klik disini

Link datasheet switch klik disini

Link datasheet led klik disini