Laporan Akhir 2




1. Jurnal
[Kembali]


2. Alat dan Bahan [Kembali]
  • Alat
  1. Panel DL 2203D 
  2. Panel DL 2203C 
  3. Panel DL 2203S 
        4. Jumper
        5. Switch (SW-SPDT)
Gambar Switch


            6. Logicprobe atau LED
Gambar Logic Probe

            7. J-K Flip-Flop (74LS112)

    JK flip-flop digunakan sebagai komponen dasar suatu counter atau pencacah naik (up counter) ataupun pencacah turun (down counter). Counter (rangkaian logika sekuensial yang dibentuk dari flip-flop.


3. Rangkaian Simulasi [Kembali]
  • Sebelum diruning
  • Setelah diruning 

4. Prinsip Kerja Rangkaian [Kembali]

Pada percobaan digunakan IC J-K flip flop, lalu dimodifikasi untuk diubah menjadi T flip flop. Untuk mengaktifkan R dan S pada J-K flip flop adalah aktif LOW, sehingga aktif saat diberikan logika 0.Lalu kaki J dan K terhubung ke Vcc (power suply) yang nilainya selalu 1. Pada kondisi diminta untuk B0=1 yang mana terhubung pada input S, B1=0 pada input R. Berarti pada IC aktif reset, yang mana keluaran nya akan selalu Q= 0 Q'= 1, meskipun input T nya diubah-ubah. Pada rangkaian kaki clock terhubung pada switch B2 karena yang diminta kondisi B2=don't care. Yang mana sebagai sinyal pulsa, untuk mempengaruhi kapan output akan berubah.

5. Video Rangkaian [Kembali]



6. Analisa [Kembali]

1. Analisalah hasil yang didapat pada Percobaan 2, dengan Keempat kondisi yang ada pada jurnal! Bagaimana Output yang dihasilkan dan Jelaskan Kenapa bisa outputnya seperti itu. Jelaskan masing-masing kondisinya.
Jawab: 
- Ketika B0=0, B1=1, B2=don't care. maka outputnya Q=0 dan Q1. Karena clocknya bersifat aktif low prinsipnya ketika input 0 maka rangkaian aktif untuk Percobaan ini B0 terhubung ke reset yang mana B0 input nya 1 maka didapat outputnya 0 Sedangkan B1 terhubung dengan input yang nilainya 0 menyebabkan Output 1 yang sama dengan prinsip aktif low. dan ini sesuai dengan Tabel kebenaran.

- Ketika B0=1, B1=0, B2=don't care, maka outputnya Q=1 dan Q'=0. Karena bersifat aktif low, prinsipnya ketika input 0 maka output 1/rangkaian aktif. untuk percobaan Ini B0 terhubung ke Reset yang mana B0 inputnya bernilai 0 maka outputnya 1 sedangkan B1 terhubung dengan input yang nilainya 0 maka Outputnya 1. maka ini sudah sesuai dengan Tabel Kebenaran.

- Ketika B0=0, B1= 0, B2=don't care, maka outputnya Q= 1 dabn Q'=1. Ini dinamakan Kondisi terlarang Karena output sama-sama 1 biasanya untuk input Q dan berlawanan ini juga disebabkan oleh inputan R dan s adalah nol

- Ketika B=1, B1=1 dan B2 toogle maka output Q=0 dan Q'=1 kondisi toogle yaitu Kondisi dimana outputnya membalikkan nilai output Sebelumnya dimana sebelumya output bernilai Q=1 Sekarang Output nya dibalikkan Q=0 dan ini sudah sama dengan Tabel kebenaran.

2. Analisalah apa perbedaan antara toogle pada percobaan 1 dengan toogle pada percobaan 2! Kenapa ini bisa terjadi? Apa penyebabnya
Jawab: 
Ketika inputan J dan k pada percobaan 1 bisa diubah-ubah sedangkan inputan J dan k pada percobaan 2 tidak bisa diubah Karana J dan k terhubung dengan VCC.

7. Link Download [Kembali]
Link HTML klik disini
Link Rangkaian klik disini
Link Video klik disini
Link datasheet 74LS112 klik disini
Link datasheet switch klik disini
Link datasheet led klik disini

Tidak ada komentar:

Posting Komentar