Laporan Akhir 2a

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

1. Jurnal [Kembali]

2. Alat dan Bahan [Kembali]

• Alat

1. Panel DL 2203D 
2. Panel DL 2203C 
3. Panel DL 2203S 

        4. Jumper

• Bahan pada Proteus

        1. IC 74LS112 (JK filp flop)

Gambar IC 74LS112

        2. Power DC

Gambar Power DC

        3. Switch (SW-SPDT)

Gambar Switch

        4. Logicprobe atau LED

Gambar Logic Probe

• Pada Flip-Flop J-K Flip-Flop (74LS112)

    JK flip-flop digunakan sebagai komponen dasar suatu counter atau pencacah naik (up counter) ataupun pencacah turun (down counter). Counter (rangkaian logika sekuensial yang dibentuk dari flip-flop.

3. Rangkaian Simulasi [Kembali]

4. Prinsip Kerja Rangkaian [Kembali]

    Pada percobaan 2a, IC 74LS90 dan IC 7493 merupakan komponen utk counter. Pada kaki Clock tiap-tiap input diberikan sinyal clock. Pada percobaan di dapat, dengan dirangkai seperti gambar 1 di atas, output nya merupakan bilangan yang random atau melompat-lompat, tidak berurutan. Hal itu karena input CKA menjadi output Q0 dan CKB menjadi output untuk Q1, Q2, dan Q3. Hal ini juga menyebabkan, hubungan Q0 dan Q1 hubungannya sinkronus, seharusnya menjadi asinkronus agar bebrurutan. Untuk itu, kaki CKB dihubungkan ke kaki Q0 (seperti gambar kedua), maka outputnya merupakan urutan bilangan dari 0 ke 1. Pada IC 74LS90 menghasilkan output dari 0-9, sedangkan IC 7493 outputnya yaitu 0-15.

5. Video Rangkaian [Kembali]

6. Analisa [Kembali]

1. Analisa output berdasarkan IC yang digunakan?

Jawab:

    Pada percobaan 2 ini digunakan dua buah IC, yang mana pada IC 74LS90 keluarannya 0000 sampai 1001 (0-9), menghasilkan 10 karakter. Sedangkan, IC 7493 keluarannya 0000 sampai 1111 (0-15),        menghasilkan 16 karakter.

2. Apa pengaruh clock A dan clock B pada IC yang digunakan?

Jawab:

    Clock A dan clock B bersifat active low dikarenakan pada IC terdapat bulatan pada kaki clock yang menandakan bahwa clock tersebut active low. Clock A merupakann input clock yang mempengaruhi nilai output Q0 dan QA. Clock B mempengaruhi nilai Q1 dan QB. Berdasarkan percobaan input clock A adalah clock dan clock B adalah umpan balik output pada clock A. Ketika CKA dan CKB dihubung secara bersamaan maka outputnya tidak teratur. Akan tetapi, jika dibalikkan ke output maka hasilnya teratur.

7. Link Download [Kembali]

Link HTML klik disini

Link Video klik disini 

Link datasheet 74LS112 klik disini

Link datasheet SPTD klik disini

Link datasheet 7493 klik disini